[Verilog Problem] Inverter (Not gate)

Problem description

• module은 TOP이고 Input A, Output B를 가지고 있습니다.
• A는 B로 invert를 통해 나갑니다.

Code

module TOP (
 input A,
 output B );

 assign B=~A;

endmodule

Description

• "~" 각 비트를 반전(보수를 취함)합니다. "!"의 경우 논리연산자로 신호 및 표현식에 대한 논리적인 부정을 뜻합니다.
• 연속 할당은 오른쪽을 왼쪽에 연속적으로 할당하므로 RHS의 변경 사항이 LHS에 즉시 표시됩니다.
• input, output의 wire 혹은 reg를 선언하지 않으면 wire를 기본으로 합니다.