[Verilog Problem] Wire 1

Problem description

• module은 TOP이고 Input A, Output B를 가지고 있습니다.
• A는 B로 나갑니다. wire로 연결되어 있습니다.

Code

module TOP (
	input A,
	output B );

	assign B=A;

endmodule

Description

• 연속 할당은 오른쪽을 왼쪽에 연속적으로 할당하므로 RHS의 변경 사항이 LHS에 즉시 표시됩니다.
• assign left_side = right_side;
• input, output의 wire 혹은 reg를 선언하지 않으면 wire를 기본으로 합니다.