반응형
Problem description
- module은 TOP이고 Input inA, inB Output out를 가지고 있습니다.
- inA와 inB는 XNOR Gate를 통해 out으로 나갑니다.
Code
module TOP (
input inA,
input inB,
output out);
assign out=~(inA^inB);
//assign out = inA~^inB;
endmoduleDescription
- "^" XOR bit 연산자입니다.
- "~^", "^~" XNOR bit 연산자입니다.
728x90
반응형
'Language > Verilog & SV' 카테고리의 다른 글
| [System Verilog] Bitwise, 감소 연산자(Reduction Operators) (0) | 2024.11.16 |
|---|---|
| [Verilog Problem] NOR Gate (0) | 2024.05.24 |
| [Verilog Problem] And gate (0) | 2024.05.24 |
| [Verilog Problem] Inverter (Not gate) (0) | 2024.05.22 |
| [Verilog Problem] Wire 2 (0) | 2024.05.22 |
