[Verilog Problem] Wire 2

 

Problem description

• module은 TOP이고 Input A, B Output X, Y, Z를 가지고 있습니다.
• A -> X, B -> Y, A -> Z

Code

module TOP (
	input A,
	output B );

	assign X=A;
	assign Y=B;
	assign Z=A;
	
	//equivalent 
	//assign {X,Y, Z} = {A, B, A}

endmodule

Description

• 여러개의 assign문이 존재하는 경우 순서는 중요하지 않습니다. 프로그래밍 언어와 다르게 항목에서 다른 항목으로 값을 복사하지 않고, 항목간의 연결을 의미합니다. 다시말해, 와이어 자체를 의미하지 않습니다.
• input, output의 wire 혹은 reg를 선언하지 않으면 wire를 기본으로 합니다.