Language31 [System Verilog] Bitwise, 감소 연산자(Reduction Operators) 목차 Reduction Operator Reduction Operator들은 벡터를 단 하나의 비트로만 줄입니다.Bitwise 연산입니다.If there are the characters Z and X, the result can be a known value.Example a = 5’b10101 b = 4’b0011 c = 3’bz00 d = 3’bx011 Character Operation performed Example Type&And all bits&a = 1’b0, &d = 1’b0Unary~&Nand all bits~&a = 1’b1Unary|Or all bits|a = 1’b1, |c = 1’bXUnary~|Nor all bits~|a= 1’b0Unary^Xor all bits^a = 1’.. 2024. 11. 16. [Perl] =>, -> 목차->참조(ref)에 사용합니다.=>hash의 list를 나타낼때 사용합니다. (Fat comma) Example12345my %atomicWeights = ("Hydrogen" => 1.008, "Helium" => 4.003, "Manganese" => 54.94); my $hashRef = \%atomicWeights; print $hashRef->{"Helium"};Colored by Color Scriptercs" data-ke-type="html">HTML 삽입미리보기할 수 없는 소스Result4.003Interpreta.. 2024. 11. 11. [Perl] BEGIN Block 목차 BEGIN Block BEGIN 블럭은 해당 블럭의 Parsing이 끝나면 바로 실행됩니다. 파일의 나머지 부분의 Parsing이 채끝나지 않았더라도 실행됩니다. 실행 시간에는 무시됩니다. BEGIN 블럭이 여러개 있다면, compiler가 위에서 아래로 만나는 순서대로 실행합니다. BEGIN문을 조건문 안에 두었더라도 가장 먼저 실행 됩니다. 조건문 내부에 쓰지 않는것이 좋습니다.(조건문 작동 X) Compile 중에 조건에 따라 어떤 작동을 하고 싶다면, BEGIN 블록 내에 조건문을 두면 됩니다.Example12345678910use strict;use warnings; print "This gets printed s.. 2024. 11. 10. [Verilog Problem] NOR Gate Problem descriptionmodule은 TOP이고 Input inA, inB Output out를 가지고 있습니다.inA와 inB는 NOR Gate를 통해 out으로 나갑니다.Codemodule TOP ( input inA, input inB, output out); assign out=~(inA|inB);endmoduleDescription"|"는 bit, "||"는 논리 연산자 입니다."~|"은 NOR bit 연산자 입니다. 2024. 5. 24. [Verilog Problem] XNOR Gate Problem descriptionmodule은 TOP이고 Input inA, inB Output out를 가지고 있습니다.inA와 inB는 XNOR Gate를 통해 out으로 나갑니다.Codemodule TOP ( input inA, input inB, output out); assign out=~(inA^inB);//assign out = inA~^inB;endmoduleDescription"^" XOR bit 연산자입니다."~^", "^~" XNOR bit 연산자입니다. 2024. 5. 24. [Verilog Problem] And gate Problem descriptionmodule은 TOP이고 Input inA, inB Output out를 가지고 있습니다.inA와 inB는 AND Gate를 통해 out으로 나갑니다.Codemodule TOP ( input inA, input inB, output out); assign out=inA&inB;endmoduleDescriptionAND은 "&"로 처리할 수 있습니다."&"는 bit, "&&"는 논리 연산자 입니다.Gate level에서는 cell를 instance해서 사용합니다.연속 할당은 오른쪽을 왼쪽에 연속적으로 할당하므로 RHS의 변경 사항이 LHS에 즉시 표시됩니다.input, output의 wire 혹은 reg를 선언하지 않으면 wire를 기본으로 합니다. 2024. 5. 24. 이전 1 2 3 4 ··· 6 다음 반응형
