[Verilog Problem] NOR Gate

Problem description

• module은 TOP이고 Input inA, inB Output out를 가지고 있습니다.
• inA와 inB는 NOR Gate를 통해 out으로 나갑니다.

Code

module TOP (
 input inA,
 input inB,
 output out);

 assign out=~(inA|inB);

endmodule

Description

• "|"는 bit, "||"는 논리 연산자 입니다.
• "~|"은 NOR bit 연산자 입니다.