Language28 [Verilog] Parameter 목차 Parameter Verilog HDL의 Parameter는 variable이나 net에 속하지 않습니다. 상수입니다. Parameter의 두 가지 타입 module parameter, witg localparam specify parameters(specparams) parameter : 기본적으로 모듈 내에서 상수값을 특정 문자열에 mapping defparam : 모듈밖에서 parameter값을 재정의(혹은 override) 할 때 사용 localparam : 모듈내에서 localparam으로 선언하면 모듈밖에서 바꿀 수 없음 Specpara : parameter와 비슷하지만 특정 블록 내에서만 사용됩니다. Parameter example 2023. 7. 19. [System Verilog] 'break' and 'continue' 목차 break loop construct에서 break를 만나면 바로 end로 진입합니다. Code 2023. 7. 19. [Verilog] D F/F 목차 D 플립플롭 D 래치와 달리, D 플립플롭은, 입력 D(데이터)를 Clk(클럭)에 따라 출력합니다. CP=1, D=1 : G3 출력은 0, G4 출력은 1, 따라서 Q=1 CP=1, D=0 : G3 출력은 1, G4 출력은 0, 따라서 Q=0 Verilog Code 2023. 7. 19. [Perl] Scalar(스칼라) 변수, 문자열 연결 목차 Perl 언어의 기초적인 요소 중 하나인 스칼라 변수에 대해 자세히 살펴보겠습니다. 스칼라 변수란 무엇인가? 스칼라 변수는 Perl 프로그래밍 언어에서 단일 데이터 값을 저장하는 데 사용됩니다. 이는 숫자, 문자열 또는 참조 값일 수 있습니다. 스칼라 변수의 선언 Perl에서 스칼라 변수를 선언할 때에는 변수 이름 앞에 ‘$’ 기호를 붙입니다. 'my' 구문으로 선언합니다. 2023. 7. 7. [Perl] use strict, use warnings, print, \n Perl 스크립트는 일반적으로 .pl 확장자를 가진 텍스트 파일로 작성됩니다. Perl은 '#' 기호로 시작하면 그 줄 끝까지가 주석, perl에 block 단위 주석구문은 없습니다. Perl 은 정규 표현식을 사용하여 문자열을 처리하는 데 특화되어 있습니다. 이를 이용하여 복잡한 문자열 조작과 패턴 매칭을 수행할 수 있습니다. 2023. 7. 7. [Verilog] Ram Model example Code Ram Model 간단한 Ram Verilog Code입니다. simulation model로 사용할 수 있습니다. A는 Write port CLK_A, addr_A, data_A, WENA CLK_A가 posedge일때, WENA == 1이면 addr_A에 해당하는 메모리 공간에 data_A를 씁니다. B는 Read port CLK_B, addr_B, data_B CLK_B가 posedge일때, addr_B에 해당하는 메모리 공간을 읽어 data_B로 출력합니다. Verilog Model Code 2023. 7. 6. 이전 1 2 3 4 5 다음 반응형
