[Verilog] D F/F

목차

D 플립플롭

D 래치와 달리, D 플립플롭은, 입력 D(데이터)를 Clk(클럭)에 따라 출력합니다.

출처: https://cms3.koreatech.ac.kr/sites/yjjang/down/dig13/ch08_ffs.pdf

CP=1, D=1 : G3 출력은 0, G4 출력은 1, 따라서 Q=1

CP=1, D=0 : G3 출력은 1, G4 출력은 0, 따라서 Q=0

 

Verilog Code

module DFF (
  input CP,
  input D,
  output reg Q,
  output QB);
  
  assign QB = ~Q;
  
  always @(posedge CP) 
  begin
      Q <= D;
  end
endmodule