[Verilog] 삼항연산자(Ternary operator)

삼항연산자(Ternary Operator) 

삼항연산자는 조건문에 기반하여 다른 두 개의 값 중 하나를 선택하는 연산자입니다. Verilog에서 삼항연산자는 다음과 같은 구조로 사용됩니다:

conditional_expression ::=
expression1 ? { attribute_instance } expression2 : expression3

<조건식> ? <참인 경우 값> : <거짓인 경우 값>;

삼항연산자는 주어진 조건식을 평가한 후, 조건식이 참인 경우에는 <참인 경우 값>을 선택하고, 조건식이 거짓인 경우에는 <거짓인 경우 값>을 선택합니다. 이는 조건에 따라 다른 동작을 수행하는 데 유용하게 활용될 수 있습니다.

 

out = control ? x : y

 

예를 들어, Verilog 코드에서 삼항연산자를 사용하여 입력 신호에 따라 출력 신호를 결정할 수 있습니다. 다음은 이를 나타낸 예시입니다:

assign <출력 신호> = (<조건식>) ? <참인 경우 값> : <거짓인 경우 값>;